과제명 : 나노 크기의 패턴 가공

분석구분

과제수행자

이*웅

분석일

2003-08-29 12:00:00.0

기술산업분류

,

작성기관

한국과학기술정보연구원

키워드

Nanoscale Pattern  반도체 칩  Lithography

과학기술표준분류

내용

위스콘신(Wisconsin)대학 재료과학기술연구센터의 한국인 과학자를 포함한 연구팀은 분자의 불과 몇 배 정도 크기의 전자회로를 제작할 수 있는 기반기술을 개발하여 지(2003년 7월 24일)에 보고하였다. 이 기술은 기존의 석판인쇄(Lithography)와 극성-비극성 공중합체의 자가조립 특성을 결합한 하이브리드기법으로 substrate 위에 간격이 20nm의 규칙적인 선형 패턴을 만드는 데 성공하였다. 이 기술이 발전되어 실용화가 되면 현재 100~150nm 수준에서 가공되는 반도체 칩이 약 십분의 일 규모로 줄어들게 되어 4,000Gigabite 기억용량이 내장된 컴퓨터의 제작 등이 가능해 질 것으로 보인다.

분석물

이미지변환중입니다.

등록된 분석물이 없습니다.