과제명 : 차세대 전자기기에 적용 가능한 저전력 CMOS 설계

분석구분

미래유망기술분석

과제수행자

최*준

분석일

2011-12-13 00:00:00.0

기술산업분류

전기·전자

작성기관

한국과학기술정보연구원

키워드

CMOS     

과학기술표준분류

전기 · 전자

내용

CMOS 디지털 회로에서의 전력소모의 주원인인 신호의 천이 중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시하였다.

버퍼 자체에 의한 전력소모 증가보다 글리치 감소에 의한 전력감소가 큰 버퍼를 선택하여 삽입하며 이때 버퍼 삽입에 의한 전력감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP(Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력감소를 최대화할 수 있는 저전력 설계시스템을 구현하는 것을 목적으로 하였다.

제안된 알고리즘은 회로의 지연증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로균등(Peth Balancing)을 이룸으로써 글리치를 감소시킨다. 경로균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며 게이트 사이징만으로 경로균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로균등화를 이루게 된다.

분석물

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