서브리소그래피 채널의 3중 폴리실리콘 나노와이어 FET의 새로운 제작방법

전문가 제언

폴리실리콘(Poly-Si) 나노와이어(NW, Nanowire) FET(Field Effect Transistor, 전계효과 트랜지스터)는 낮은 제작온도와 숙성된 공정 때문에 3D 적층가능 한 디바이스/회로 개발에 유망하다. NW 형상은 평면구조(planar structure)의 소형화(scaling)에서 당면하는 심한 쇼트채널효과를 더욱 완화할 수 있는데 이것은 강화된 게이트 제어성 때문이다. 전에 poly-Si NW 채널 을 재래식 G-line 또는 I-line 기반 리소그래피를 이용하여 NW 크기를 8-20㎚까지 축소하여 정의하는 혁신적인 하향식 방법을 제시하였다.

그러나 이 작업에서 디바이스의 채널길이(L)는 채택한 리소그래피기술의 한계로서 400㎚이상이 된다. 대략 100㎚보다 작은 NW 디바이스를 제작하기 위해서는 UV 스텝퍼(stepper) 또는 e-빔 라이터(writer)가 보통 사용된다. 이글에서는 서브리소그래피 L을 갖는 3중(TG) poly-Si NW FET를 제작하기 위한 측벽 스페이서 및 수평식각기법을 결합한 간단한 방법을 소개한다.

저자

Ko-Hui Lee, et al.

자료유형

연구단신

원문언어

영어

기업산업분류

전기·전자

연도

2013

권(호)

34(6)

잡지명

IEEE Electron Device Letters

과학기술
표준분류

전기·전자

페이지

720~722

분석자

박*준

분석물

• 서브리소그래피 채널의 3중 폴리실리콘 나노와이어 FET의 새로운 제작방법.pdf [208,666 byte]

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