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자계결합에 의한 칩 내부 무선접속 기술

전문가 제언: ○ 대용량의 영상 데이터 처리 및 초고속 데이터 전송에 대한 요구는 오늘날의 전자통신 환경에서 혁신적인 기술 발전을 유발하고 있다. 하드웨어 분야에서 반도체 칩의 집적도는 매년 기하급수적으로 증가하고 있지만 집적도 향상을 위한 칩의 물리적 배선 폭을 줄이는 기술은 한계에 이르고 있다. 이러한 문제 해결을 위하여 여러 개의 칩을 3차원적으로 적층, 집적하는 기술이 개발되고 있다.

○ 태블릿 PC, 휴대용 전자기기 등의 고성능화, 다기능화, 소형화의 요구에 부응하여 반도체 소자의 집적도는 눈부시게 향상되고 있다. 방대한 데이터 통신이나 효율적인 정보처리를 위해서 고속화는 필수적이다. 소자의 동작속도 향상과 소자 간 신호 전송시간 단축은 무엇보다 중요하게 되었다. 3차원적 적층 칩에서 신호의 전송경로를 획기적으로 줄임으로써 성능을 향상시키는 자계결합 방식은 특히 주목할 만한 기술이다.

○ 멀티칩 패키지 제조에서 최근의 칩 두께는 10%정도 얇아지고 NAND 플래시 메모리는 40μm이하로 되고 있다. 전송 속도 8Tbit/s, 소비 에너지 1pJ/bit, 레이아웃 면적은 종래의 1/22인 DRAM 인터페이스도 나오고 있는 실정이다. 이러한 기술의 최종목표는 데이터 통신의 고속화와 저렴화 및 저에너지화이다. 한국은 멀티칩 패키지의 제조 방법에 대한 기술특허가 삼성전자, 현대전자, 금성 일렉트론㈜ 등의 기업체로부터 출원되고 있으며 대학에서도 관련 학과에서 이에 대한 연구가 활발하다.

○ 마이크로 칩 적층기술에는 실리콘 관통전극(TSV) 및 마이크로-범프를 이용한 3차원 집적회로 기술 등이 주목을 받고 있다. KAIST 주관 하에 반도체 업체와 ETRI 등 산학연 단체는 매년 '3D IC 워크샵'을 통하여 기술발전 방향을 모색하고 있다. 본고에서는 고속 대용량 광접속기술과 자계결합에 의한 무선접속기술에 대하여 그 특성을 고찰하였다. 3차원으로 적층된 칩의 층간 데이터통신에서 자계에 의한 무선접속으로 보다 간편하고 저전력, 초고속, 저가 칩의 제조 방법에 관한 예로서 이러한 연구가 반도체와 통신 산업의 발전으로 이어질 수 있기를 기대한다.

저자: Tadahiro KURODA
자료유형: 학술정보