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3차원 집적회로 패키징 기술의 신뢰성 과제

전문가 제언: ○ 진정한 의미의 3차원 집적 회로는 칩을 적층하는 것이 아니라 단일 칩 내에서 소자나 회로 자체를 입체적으로 구성하는 방법일 것이나 이러한 방법은 기술적으로 구현하기 어렵고 경제성 측면에서도 불리할 것이다. 따라서 여러 개의 칩을 적층하여 3차원 집적회로를 구현하는 방식이 주류를 이룰 것으로 예상된다.

○ 칩의 적층 방식에는 Chip-on-Chip, Chip-on-Wafer, Wafer-on-Wafer 등이 있으며, 대용량 메모리 생산에는 일괄공정을 적용할 수 있는 Wafer-on-Wafer 방식이 효율적일 것이다.

○ 3차원 적층 방식은 개념적으로는 크게 어렵지 않으나 미세한 관통전극 및 마이크로범프 기술의 재현성, 3차원 집적에 따른 줄열 방출 문제, 열마이그레이션, 전기마이그레이션, 응력마이그레이션, 칩 뒤틀림, 기계적 취약성 등에 의한 신뢰성 문제를 극복하는 것이 최대의 과제이다.

○ 삼성전자, 하이닉스 등 국내 주요 반도체 업체들은 2008년에 2단 적층에서 시작하여 2011년 3월 현재 8단 적층 메모리칩을 개발하는 등 아주 빠른 속도로 기술 개발을 진행하고 있으며, KAIST 주관 하에 반도체 업체, ETRI, 전자부품연구원, 나노종합팹센터, 충북대 등 산학연 관련 단체들이 매년 ‘3D IC 워크숍’에 참가하여 국내 기술 및 향후 기술발전 방향을 공유하는 등 활발한 활동이 전개되고 있다.

○ 관통전극을 이용한 3차원 집적회로 기술은 거의 초보 단계라고 할 수 있다. 경제성을 담보할 수 있는 실질적인 기술 개발을 통해 조기에 세계 시장을 선점할 수 있기를 기대한다. 이를 위해서는 무엇보다도 신뢰성의 조기 확보 측면에서 제품의 설계 및 공정 전반에 걸쳐 집중적이고 종합적인 연구 개발을 진행해야 할 것으로 판단된다.

저자: K.N. Tu
자료유형: 학술정보