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개선된 웨이퍼레벨 칩 스케일 패키징

전문가 제언: ○ 이 자료는 반도체 칩 제조 프로세스에서 웨이퍼레벨로 크기가 매우 작은 칩 사이즈의 반도체 디바이스를 패키징하는 더욱 개선된 WLCSP(Wafer Level Chip Size Packaging)방법을 제안한다. 이를 통해 칩의 가격을 낮추고 성능을 개선하고자 한다.

○ 반도체나 MEMS와 같은 마이크로 디바이스의 생산 원가를 볼 때 후 공정인 패키징과 시험이 차지하는 비율이 대부분의 경우 50%를 상회한다. 어떤 디바이스(예 광전센서)의 경우는 조립/패키징 비용이 전체의 60%를 상회하는 것으로 나타난다.

○ 웨이퍼를 절단(dicing)하기 전에 이뤄지는 패키징을 웨이퍼레벨 패키징(WLP) 또는 WLCSP이라 한다. 많은 경우, 웨이퍼 상에서 시험을 할 수 없기 때문에 결함이 있는 칩의 패키징은 낮은 수율과 추가 패키징으로 가격을 높이는 요인이 된다. 이러한 문제는 웨이퍼 레벨 패키징으로 해결할 수 있다.

○ 이 발명에서 제안하는 WLCSP은 웨이퍼가 개별 칩 내에 절단 삽입하기 전에 반도체 웨이퍼 위에 직접 형성시킨다. 이는 매우 콤팩트하게 패키징한 칩 내에 형성되는 결과를 가져오며, 패키지 형태의 칩을 웨이퍼 레벨로 시험할 수 있어 기존 방식에 비해 비용 및 효율 효과가 있다. 특히, 칩 내의 유전체 층이 절단 프로세스(dicing process)에 의해 손상될 가능성을 감소시키며, 결국 WLCSP 프로세스의 생산수율을 증가시킨다.

○ WLCSP방법은 오래된 개념으로서 이미 양산단계에 이르고 있는 프로세스다. 다만, 칩 사이즈가 계속하여 작아지고 칩의 I/O 개수가 많아지는 추세이기 때문에 재배분(redistrbution) I/O 패드에 허용되는 공간이 줄어드는 문제를 해결해야 한다. 이 발명 역시 이 과제의 해결방법을 제안하고 있다. 국내 관련기업과 연구기관의 관심이 요구되는 내용이다.

저자: Cambridge Silicon Radio Ltd.
자료유형: 특허정보