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플립 칩 마운팅을 이용한 웨이퍼레벨 패키징

전문가 제언: ○ 근래 반도체나 MEMS 패키징에 웨이퍼레벨 패키징(WLP) 프로세스의 도입이 활발하다. 웨이퍼스케일의 패키징은 최종 가공된 웨이퍼 상태에서 추가프로세스를 통해 사용자가 별도의 패키징 공정을 거치지 않더라도 칩을 기판에 실장하여 사용할 수 있게 하는 기술이다. 소형경량화, 고집적, 낮은 제조코스트가 장점이다.

○ 여러 WLP 프로세스 중에서 실장면적이 칩 면적의 120% 이내인 CSP(Chip Scale Package)와 칩 상에 병렬구조의 I/O 범프(bump: 혹과 같이 볼록한 전기접속 구조)를 제작하여 실장하는 기술로 칩면적과 동일한 실장면적을 갖는 플립 칩(flip chip)방식이 주목받고 있고, 개발 또는 양상초기단계에 진입해 있다.

○ 이 발명은 플립 칩 마운팅 방식의 반도체 패키징에 관한 것으로 패키징 프로세스가 진행되는 동안, 반도체부품 주위에 공동(cavity)을 형성하는 방법을 제안한다. 여기서 제안하는 패키징 프로세스는 범용 어셈블리, 패키징 프로세스와 같이 복잡하지 않고 MEMS 디바이스인 고주파 집적회로(RFIC)에 의해 필요한 공동을 제공하는 패키징 프로세스에 관련된다.

○ 이 발명이 제안하는 특징은 반도체조립에 MEMS방식을 채용하고 있는 점으로서 패키징이 빠르고, 간단하고, 낮은 코스트로 가능하며, 패키지 크기가 상대적으로 작다. 또한 여러 디바이스가 한 개의 패키지 모듈을 형성하기 위해 하나의 패키지 내에 통합할 수 있는 것이 장점이며, 특허 청구범위는 여기에 중점을 두고 있다.

○ “wafer level packaging"에 관한 특허출원 검색결과(~2010년 5월31일), 세계 전체 651건, 미국 459건(90.5%), 일본 54건(8.3%), 유럽 41건(6.3%), 한국 38건(5.8%), PCT특허 59건(9.1%)으로 나타났다. 한국특허의 경우, 출원인 국적별로는 한국 31건, 미국 4건, 대만 3건이며, 삼성전기 11건, 삼성전자 7건이다. KAIST는 칩 사이즈 패키징(CSP)에 관한 특허를 2002년 8월 등록한 바 있어 국내에서도 이 분야의 연구가 활발히 진행되었음을 보여준다. 앞으로 새로운 MEMS의 WLP를 위한 접근이 필요하다.

저자: Skyworks Solutions, Inc.
자료유형: 특허정보