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나노 스케일 CMOS LSI에 관한 저전압 스케일링의 한계성

전문가 제언: ○ 2009년 2월 삼성전자는 회로 선폭 40나노 공정으로 D램을 만드는 기술을 처음 개발했다고 발표하며, 2000년 150나노 기술을 내놓은 이후 10년간 8차례 ‘세계 최초’ 기록을 이어가고 있다. 또한 세계 2위 메모리 업체인 하이닉스반도체 역시 조만간 40나노 D램 개발을 마무리하고 올 3분기부터 양산에 들어갈 예정인 것으로 알려져 있다. 이렇듯 CMOS 공정을 기반으로 하는 나노 스케일 반도체기술은 세계적인 경기침체에도 불구하고 해를 달리하며 빠른 성장을 보이고 있다.

○ 그러나 반도체 소자의 영역이 나노 단위로 빠르게 접어들면서 칩당 가격뿐만 아니라 전력의 감소를 동시에 이룰 수 있는 분명한 장점 이면에는, 소자의 크기가 작아진 만큼 제작의 관점에 있어 상당한 민감성과 위험성을 내포하게 되었다. 즉, 일부 불균일한 도펀트(dopant) 입자에도 소자의 전기적인 성능이 급격히 변하는 문턱전압 요동현상이 하나의 큰 문제점으로 대두되고 있는 것이다.

○ 또한 이들의 산포가 공정의 세대를 거듭하면서 열화되고 있어, 칩의 수율(yield)에 의한 순익 감소와 함께 신뢰성에 있어서도 치명적인 영향을 미칠 것으로 예상되고 있다. 결국 이는 제품의 성능과 가격경쟁력에 반영될 것이다. 일례로 40나노 세대에서 삼성전자가 메모리 반도체 기술 선도를 상징하는 ‘황(黃)의 법칙’을 사실상 포기하고 생산성을 높이는 쪽으로 반도체 사업 전략을 수정한 사실은 이러한 맥락과 같이한다고 볼 수 있다.

○ 나노 스케일 벌크 CMOS기술을 극복할 수 있는 차세대 소자와 회로기술이 국내외 회사와 학계에서 활발히 진행 중에 있지만 정확한 기술 추이를 제시하지는 못하고 있다. 이러한 관점에서, 본고에서 제시한 소자의 축소화에 따른 문턱전압의 변화와 전원전압의 추이 분석은 앞으로 전개될 30nm급 이하 차세대 공정개발에 있어 사전적 검증 차원으로 공정 개발자와 회로 설계자 모두에게 그 의미가 클 것으로 사료된다.

저자: Kiyoo Itoha .et al.
자료유형: 학술정보