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MOS 소자의 게이트 터널링 전류에 대한 검토

전문가 제언: ○ 과거 MOS 소자에서는 게이트 터널링 전류를 거의 무시할 수 있었다. 하지만 산화막이 얇아지고 실리콘의 도핑 농도가 증가하면서 산화막의 터널링 확률이 높아지고 그에 따라 게이트의 누설 전류는 급격히 증가하고 있는 추세이다. 따라서 현재는 게이트의 누설 전류가 회로 설계에 있어 고려해야 할 중요한 요소가 된다.

○ 게이트 터널링 전류 증가는 소자의 대기전력 소모를 증가시키기 때문에 소자의 스케일링에 큰 제한 요인이 되고 있다. 최근에는 이러한 문제를 해결하기 위해 HfO2와 같은 유전율이 큰 절연체를 산화막 대신 사용하여 정전용량을 유지하면서도 절연체의 물리적인 두께를 늘리려는 노력이 이루어지고 있다.

○ 게이트 터널링 현상은 크게 FN 터널링과 직접 터널링으로 나뉘어진다. FN 터널링은 두꺼운 산화막에서 주로 일어나고 산화막의 전계에 대한 의존성이 큰 반면 직접 터널링은 얇은 산화막에서 주로 일어나고 산화막의 전계보다는 산화막의 두께에 직접적으로 영향을 받는다. 최근의 VLSI 소자에서는 산화막의 두께가 얇아지면서 직접 터널링에 의한 누설전류가 게이트 누설전류에서 중요한 부분을 차지하게 되었다.

○ 최근에는 전자와 홀이 밴드와 밴드 사이를 터널링하는 현상 외에 산화막 내의 트랩을 거쳐서 터널링하는 TAT(Trap Assisted Tunneling)도 중요해지고 있다. 특히 소자를 사용할수록 산화막의 스트레스로 인한 산화막 내의 트랩 증가 현상이 나타나고 이는 TAT가 증가를 가져와 누설전류가 시간이 지남에 따라 급격히 증가하게 된다. 이런 게이트 누설전류를 SILC(Stress Induced Leakage Current)라 하며 이에 대한 모델링 연구가 현재 많이 이루어진다.

○ 지금까지 게이트 터널링 전류에 대한 많은 컴팩트 모델이 연구되었으나 소자의 스케일링에 따라 무시했던 많은 현상들을 고려한 모델링의 연구가 앞으로 더욱 필요하다. 이러한 컴팩트 모델들은 더욱 작은 소자의 개발 및 복잡한 회로 설계에 많은 도움을 주어 전자 산업의 발전에 큰 이바지를 할 것이다.

저자: Ranuarez, J.C. ; Deen, M.J. ; Chen, C.H.
자료유형: 학술정보