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차세대 실리콘 ULSI를 겨냥한 IV족계 반도체 헤테로계면의 왜곡과 전위의 제어기술 평가

전문가 제언: ○ 오늘날 IT산업을 주도해 나가는 초대규모집적회로(ULSI)는 Threshold 전압 저하 및 열화 특성에 대처하는 기술과 SiO2나 SiON의 높은 유전율에 대처하기 위한 게이트 절연막의 대체재료 도입 등이 연구과제로 되고 있으며, 제조과정에서 발생하는 가공･성막방법이나 불균일한 불순물 주입농도 등 재료물성의 불균일성이 나노 크기 디바이스에 한층 심각한 문제로 대두되고 있다.

○ 현대사회에 널리 보급되어 사용되고 있는 휴대전화만 보더라도 통화와 관련한 전력소비가 30만kW, 대기전력은 약 3억 kWh 이상에 달한다. 이러한 에너지소비 차원에서도 MOSFET의 저 소비전력 및 저 전압동작은 필수요건이나 이를 위해선 소자의 전류구동능력을 저하시켜야 하는데, 이는 차세대 소자 고속화에 따른 설계지침과는 모순 되는 것으로써 기존 기술의 답습에는 한계가 있음을 여실히 보여준다.

○ 차세대 MOSFET의 게이트 영역은 수십 nm가 되는 게이트 길이와 μ 단위의 게이트 폭으로, 적층구조가 많은 계면으로 이루어지게 된다. 이들 호모･헤테로 계면의 극미소 공간에서의 구조와 경시변화가 Si-MOSFET의 기본성능을 결정하게 되는 것이다.

○ 본고에서는 적은 수의 원자 층 수준영역에서 일어나는 재료의 물성, 상호확산, 분리, 격자결함 및 왜곡생성 등의 물리･화학적 현상을 검토하고 직접적으로 MOSFET의 퍼포먼스를 좌우하는 채널 층을 중심으로 재료 고유의 물성치와 이동경로를 개선하기 위한 왜곡인가 및 이와 관련된 격자결함 제어기술에 대하여 검토하였으며, 이는 최근 극히 균일성이 높은 왜곡현장에서의 왜곡완화 버퍼 층의 성장과정과 결정학적 물성 및 첨단 평가기술에 대한 연구로써 국소영역에서의 미세구조의 해석 평가와 개선점을 실험한 것으로서 차세대 나노기술 전개에 필수적인 연구이다.

저자: Akira SAKAI, Shigeaki ZAIMA
자료유형: 학술정보