채널 기술이 보여주는 이동도 향상 시나리오

전문가 제언

○ 2004년 12월 미국 샌프란시스코에서 열린 국제 전기전자학회(IEEE : Institute of Electrical & Electronics Engineers)가 주최한 국제 전자장비회의 2004 IEEE International Electron Devices Meeting」에서는 삼성을 비롯해서 INTEL, FUJITSU, SONY사 등의 유명 기업이 참여해서, 이동도 향상을 위한 채널의 물성이나 재료를 변경하는 기술에 관하여 많은 주제를 발표하였다. 본문과 관련된 논문은 변형 Si와 관련된 20건 및 SiGe/Ge 채널 관련된 11건의 발표가 있었다.

○ 반도체 소자로 가장 보편적으로 사용되고 있는 전계 효과 트랜지스터(MOSFET : Metal Oxide Semiconductor Field Effect Transistor)의 기술발전은 소형화 추구에 의한 나노기술에 의해 이루어졌다. 트랜지스터의 소형화는 소자의 크기를 줄여 스위칭 동작속도를 증가시키고 소자와 소자 간의 거리를 줄여 이동도를 향상시켜 신호전달 속도를 빠르게 하여 주었다.

○ 그러나 트랜지스터의 소형화에는 물리적 한계가 있는 것이며, 낙관적으로 생각하더라도 트랜지스터 게이트 길이의 한계는 1.5nm라고 보고 있으며, 반도체 기술이 향후에도 무어의 법칙(Moores Law)을 따라 발전한다고 했을 때, 반도체 산업은 2020년경에 그 한계에 도달할 것으로 예상하고 있다.

○ 2004 ITRS(International Technology Roadmap for Semiconductors)에 의하면 DRAM 기술 발전의 척도가 되는 1/2피치를 기준으로 볼 때 2004년의 수준은 90nm이고 향후 기술 노드(technology node)는 65nm, 45nm, 35nm 수준으로 발전하여 2016년경에는 22nm까지 발전할 것으로 예측하고 있다.

○ 삼성전자는 이미 “2004 VLSI 심포지엄”에서 70nm 급 노어 플래시 및 저전력 DRAM 공정기술과, 3차원 배열을 적용한 50nm 이하 급의 차세대 트랜지스터 공정기술을 발표하였다. 이는 현재의 반도체 칩 크기를 4분의 1로 줄일 수 있는 차세대 기술이다. 참으로 자랑스러운 일이다.

저자

Takaki S.

자료유형

학술정보

원문언어

일어

기업산업분류

전기·전자

연도

2005

권(호)

잡지명

Nikkei microdevices(B746)

과학기술
표준분류

전기·전자

페이지

56~61

분석자

심*일

분석물

• 채널 기술이 보여주는 이동도 향상 시나리오.pdf [246,985 byte]

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